Diseño de un convertidor analógico-digital de …

1 Austriamicrosystems AG, Valencia Design Center Escuela T cnica Superior de Ingenieros de Telecomunicaci n, Universidad Polit cnica de Valencia Dise o de un convertidor anal gico- digital de Aproximaciones Sucesivas de bajo consumo y rea reducida Proyecto Fin de Carrera Bueno Gimeno, Enrique Tutores: Herrero Bosch, Vicente (U. Polit cnica de Valencia). Poirier, S bastien (Austriamicrosystems). Valencia, 10 de Febrero de 2010. Resumen El Proyecto Fin de Carrera aqu presentado se enmarca en el mbito del dise o microelectr nico, concretamente en el rea de los sistemas integrados mixtos. El objeto del mismo es el estudio y dise o de un convertidor anal gico- digital de aproximaciones sucesivas de bajo consumo y rea reducida usando la tecnolog a CMOS de m de Austriamicrosystems. As como el aprendizaje y entrenamiento en el uso de las herramientas de dise o microelectr nico de Cadence y el kit de dise o de Austriamicrosystems.

2 El convertidor a implementar se encuentra dentro del grupo de los denominados convertidores anal gico- digital de aproximaciones sucesivas (SAR ADC), los cuales se basan en el uso de un algoritmo de b squeda por aproximaciones sucesivas (SAR) aplicado sobre un convertidor digital - anal gico (DAC) y un comparador, para encontrar, tras varias iteraciones, el c digo digital de N bits que mejor representa la se al anal gica de entrada. Para este proyecto se ha optado por utilizar una topolog a SAR fully-differential de 12 bits, a la cual se le han impuesto especificaciones de: bajo consumo (~30 A) y rea reducida (~ ), todo ello con un objetivo de throughput de 10kSPS. Teniendo en cuenta estas especificaciones, muy restrictivas en cuanto a rea se refiere, se ha optado por implementar una soluci n basada en un DAC capacitivo de dimensiones extremadamente reducidas, acompa ado de un sistema de auto-calibraci n, para compensar los problemas de linealidad derivados del pobre matching entre las capacidades tan peque as del DAC.

3 Para satisfacer las necesidades de consumo, la gran parte del esfuerzo se ha centrado en el dise o del comparador, ajustando su velocidad para conseguir los 10kSPS y un consumo verdaderamente reducido, adem s de incorporar un circuito de cancelaci n de offset para obtener la precisi n que se requiere al trabajar en un ADC de 12 bits. En cuanto a la implementaci n del algoritmo de b squeda SAR y del sistema de auto-calibraci n, se ha dise ado un bloque digital con la m quina de estados que genera la secuencia necesaria para la ejecuci n del algoritmo SAR. junto al proceso de calibraci n del DAC. La caracter stica m s relevante de este proyecto es la incorporaci n de un sistema de calibraci n del DAC, permitiendo de esta forma el uso de DAC s con requerimientos de matching menores, lo que posibilita la obtenci n de resoluciones mayores con un rea m s reducida. El uso del sistema de calibraci n no es gratuito, pues la complejidad del dise o aumenta considerablemente y se requiere de registros de memoria para almacenar informaci n de calibraci n, sin embargo, el precio a pagar por el uso de un sistema de calibraci n es r diculo en comparaci n con las ventajas, en forma de reducci n del rea del DAC, que ste aporta.

4 Ndice BLOQUE I: INTRODUCCI N Y ESTADO DEL ARTE_____. CAP TULO 1. INTRODUCCI N 1. ANTECEDENTES Y MOTIVACI N 1. OBJETIVOS 5. CONTENIDOS 6. CAP TULO 2. INTRODUCCI N A LOS CONVERTIDORES anal GICO- digital 8. PROCESO DE CONVERSI N anal GICO- digital 8. PARAMETROS DE CALIDAD EN UN ADC 15. Funci n de transferencia ideal 15. Par metros est ticos 16. Par metros din micos 21. CAP TULO 3. FUNDAMENTOS DEL SAR ADC Y DEL DAC CAPACITIVO 25. EL convertidor DE APROXIMACIONES SUCESIVAS 25. EL DAC CAPACITIVO 30. CAP TULO 4. PLANIFICACI N Y FLUJO DE DISE O 36. CAP TULO 5. ESPECIFICACIONES 40. ESPECIFICACIONES 40. PLANIFICACION DEL DISE O 42. Necesidad de calibrar 42. BLOQUE II: DISE O DEL SISTEMA_____. CAP TULO 6. TOPOLOG A DEL SAR ADC 45. TOPOLOG A FULLY-DIFFERENTIAL 45. SISTEMA DE PRECARGA Y MUESTREO 50. DESCRIPCI N 53. CAP TULO 7. SISTEMA DE CALIBRACI N 55. v INTRODUCCI N 55. PROCESO DE AUTO-CALIBRACI N 59.

5 Fase de calibraci n 61. Fase de conversi n 68. Calibraci n est tica vs. Calibraci n din mica 71. L MITES DE LA CALIBRACI N 72. CAP TULO 8. DAC CAPACITIVO 76. SPLIT CAPACITOR ARRAY 76. ARQUITECTURA 82. DAC de conversi n (convDAC) 82. DAC de calibraci n (calDAC) 85. LAYOUT 90. Caracter sticas generales 90. Capacidad unidad 94. Estilo de layout 96. Extracci n. Capacidades par sitas 99. APLICACI N DE LA CALIBRACI N 101. CAP TULO 9. L GICA DE CONTROL 103. ESPECIFICACIONES 103. M QUINA DE ESTADOS 106. DESCRIPCI N VERILOG Y S NTESIS 111. CAP TULO 10. COMPARADOR 121. ESPECIFICACIONES 121. TOPOLOG A 124. Sistema de cancelaci n de offset 125. LATCH 129. PREAMPLIFICADOR 132. Especificaciones 132. Topolog a 133. Simulaciones 110. L GICA DE CONTROL 143. SIMULACIONES 145. vi BLOQUE III: RESULTADOS Y CONCLUSIONES_____. CAP TULO 11. AN LISIS Y SIMULACIONES 151. SIMULACIONES TOPLEVEL 152. SIMULACIONES DE LINEALIDAD 155.

6 CAP TULO 12. CONCLUSIONES 164. RESULTADOS 164. TRABAJO FUTURO 167. REFERENCIAS. ANEXO A. ESQUEM TICOS. ANEXO B. LAYOUT DEL DAC. ANEXO C. DESCRIPCIONES VERILOG/VERILOG-AMS. ANEXO D. MODELO TE RICO MATLAB DEL SISTEMA DE CALIBRACION. vii Glosario ADC : (Analog digital Converter) convertidor anal gico- digital . convertidor A/D : convertidor anal gico- digital . convertidor D/A : convertidor digital - anal gico. DAC : ( digital Analog Converter) convertidor digital - anal gico. DNL : (Differential Non Linearity) Error de linealidad diferencial. Fdt : Funci n de transferencia. FSM : (Finite State Machine) M quina de estados finitos. Fully-differential : Tratamiento con se ales diferenciales. Fringe Effect : Efecto de bordes. INL : (Integral Non linearity) Error de linealidad integral. LSB : (Least Significant Bit) Bit menos significativo. Matching : Nivel de exactitud entre dos dispositivos id nticos. Missing codes : C digos perdidos.

7 MPW : (Multi-Project-Wafer). Oblea destinada a la fabricaci n de diferentes proyectos (normalmente para testeo). SAR : (Successive Approximation Register) Algoritmo de b squeda por aproximaciones sucesivas. SAR ADC : convertidor anal gico- digital de aproximaciones sucesivas. Single- ended : Tratamiento con se ales referenciadas a masa. Toplevel : Nivel superior de la jerarqu a de un dise o. THD : (Total Harmonic Distortion). Distorsi n arm nica total. Throughput : Tasa de transferencia. viii ndice de figuras Fig. : Diagrama de bloques de un sistema t pico de procesamiento digital de se al. Fig. : Proceso de conversi n anal gico- digital . Fig. : Muestreado de una se al. Fig. : Respuesta en frecuencia de una se al muestreada con f s 2 f max . Fig. : Respuesta en frecuencia de una se al muestreada con f s 2 f max . Fig. : Cuantificaci n de una se al. Fig. : Ruido de cuantificaci n. Fig. : Densidad de probabilidad del ruido de cuantificaci n.

8 Fig. : Codificaci n de una se al. Fig. : Funci n de transferencia ideal del ADC. Fig. : Error de cuantificaci n. Fig. : Error de offset. Fig. : Error de ganancia. Fig. : Error de linealidad (DNL). Fig. : Error de linealidad (missing codes). Fig. : Error de linealidad (INL). Fig. : Medida de par metros din micos. Fig. : Espectro de la se al de salida de un ADC ideal. Fig. : Arquitectura de un SAR ADC single-ended. Fig. : Se ales a la entrada del comparador. Diagrama de flujo del funcionamiento del SAR. ADC. Fig. : Ejemplo de b squeda SAR para un convertidor de 8 bits. Fig. : Cronograma de funcionamiento de un SAR ADC. Fig. : DAC capacitivo de N bits. Fig. : Circuito equivalente de un DAC capacitivo de N bits. ix Fig. : DAC capacitivo de 3 bits. Fig. : DAC capacitivo de N bits en modo track. Fig. : DAC capacitivo de N bits en modo muestreo. Fig. : Planificaci n del PFC. Fig. : Flujo de dise o.

9 Fig. : Estimaci n del rea. Con calibraci n / sin calibraci n. Fig. : Topolog a SAR ADC fully-differential. Fig. : Tensi n de salida del DACp y DACn. Fig. : Detalle del comparador. Fig. : Funci n de transferencia del SAR ADC fully-differential. Fig. : Tensi n de salida de los DAC s con V prch Vcom y V prch Vcom . Fig. : Detalle de los switches de precarga y muestreo. Fig. : Secuencia del sistema de precarga y muestreo. Fig. : Cronograma de funcionamiento del SAR ADC fully-differential. Fig. : DAC capacitivo de N bits. Fig. : Fdt de un DAC ideal de N bits. Fig : Fdt de un DAC real de N bits. Fig : Arquitectura DAC de conversi n + DAC de calibraci n. Fig. : Configuraci n del DAC para el muestreo de Vres , N 1 . Fig. : Configuraci n del DAC para la b squeda de Vres , N 1 . Fig. : Configuraci n del DAC para el muestreo de Vres , j . Fig. : Configuraci n del DAC para la b squeda de Vres , j . Fig.

10 : Diagrama de flujo de la fase de calibraci n. Fig. : Diagrama de flujo de la fase de conversi n. Fig. : Diagrama de bloques del DAC con calibraci n. Fig. : Diagrama de operaciones para el c lculo de los c digos de calibraci n. Fig. : DAC capacitivo de 12 bits. x Fig. : DAC capacitivo de 12 bits con split capacitor array 6-6. Fig. : DAC capacitivo de (M+N) bits con split capacitor array M-N. Fig. : DAC capacitivo equivalente de (M+N) bits con split capacitor array M-N. Fig. : Efecto de la capacidad par sita a sustrato de la Cc . Fig. : DAC capacitivo de 12 bits con split capacitor array 4-4-4. Fig. : Arquitectura final del DAC. Fig. : Layout para un DAC capacitivo de 3 bits (I). Fig. : Layout para un DAC capacitivo de 3 bits (II). Fig. : Crecimiento no uniforme del oxido de silicio. Fig. : Layout para un DAC capacitivo de 3 bits (III). Fig. : Layout para un DAC capacitivo de 3 bits (IV). Fig.