CHAPITRE 6 COMPTEURS SYNCHRONES

1 95 CHAPITRE 6 COMPTEURS SYNCHRONES - S quenceur : Circuit ou syst me qui passe travers une s rie d tats successifs gr ce unehorloge synchrone ou : machine Au CHAPITRE 6, nous allons voir les s quenceurs fabriqu s l aide de Flips Flops tousconnect s une horloge : Compteur (avec comme seule entr e ext rieure : CK, l horloge)+ avec de fa on optionnelle : reset, load, halt (mise z ro, chargement, arr t).Si d autres entr es sont pr sentes, on parlera de machines d tat ("State machine ", vus auchapitre 7). tat (STATE) : tout moment, les sorties de tous les flips flops constituent son table : tat pr sent tat futur (Present-State Next State ou PS-NS) : sera employ epour le Aussi : registres Avec le CHAPITRE 6, on pourra faire le design de n importe quel compteur synchrone !

2 Circuit s quentiel, tat, horlogeCircuit synchrone : l ment de m moire : Flip Flop, m me horloge pour tous les Flips FlopsCircuit s quentiel : l ment de m moire : latch et Flip FlopRappel : Flip Flop, l horloge est "edge-sensitive" et Latch, l horloge est "level-sensitive". tat et sortie- Pour d terminer l tat futur : Circuit combinatoire : il faut conna tre : les entr es pr sentes + diagramme des portes 96 Circuit s quentiel : il faut conna tre :- l histoire des entr es- les entr es- le diagramme du circuit"L histoire des entr es" = sorties courantes des Flips Flops, c est l tat du N Flip Flop au maximum 2N diff rents tat du circuit n est pas toujours gal la sortie des Flips Flops (si logique combinatoire ensortie).

3 Exemple :Exemple : Shift sortie = dernier FF Flips Flops ne sont pas directement reli s la sortie. Ils sont dits cach s ("hidden").Si on veut une machine M tats (cycles de M tats) avec N Flip Flop (Parfois on peut mettre plus de FF que le minimum requis).Sch ma g n ral d une " machine de Moore"MN 2 Signaux deFeed-back(First In - First Out) 97 Les TATS d un circuit s quentiel peuvent aussi avoir un nom : ATTENTE, ACCEPTE,D MARRE LE MOTEUR, choix judicieux des noms des tats et des variables peut faciliter le design comme on verraplus Fr quence maximum avec 1 seule horloge- On emploie 1 seule fr quence d horloge pour tous les FF et tous les FF sont du m metype L horloge ne doit pas tre retard e par des portes logiques, ceci causerait des arriv es decoups d horloge des instants diff rents cause du "Skew" de l cause des avantages de synchronisme, plus de 90 % des circuits emploient une seulehorloge et sont du type "s quentiel".

4 ( a limine les courses et le "catching").- Sorties stables qui ne changent qu au coup d Quelle est la fr quence Max de l horloge ?On a la topologie suivante : p riode minimum Ici thold = 0 (n gligeable)Ex : 1 ns pour 74F175L horloge doit tre stable aussiEx : pour une montre, on emploie un cristal de lai C D lai f + Set uptime+ hold timeholdsetupfCMINttt++ + =min1Tf= 98 Circuit de communication 9600 bits par seconde (BPS), on emploie un cristal de Mhz(dans le microcontr leur 8051, par exemple).Fan-Out (Distribution Maximale)Puisque l horloge est distribu e tous les FF, l horloge peut se d :1) Circuit sp cial d horloge qui fournit beaucoup de ) Employer des buffers comme suit :- l inversion n affecte pas le syst me- permet de maintenir un "fast rise time" (horloge n est pas "skewed")3) Emploi des Schimitt trigger : "transform slowly changing input signals into sharply definedsignals".

5 Il y a donc une bonne immunit au bruit. tapes d analyse et de designA- tapes d analyse (circuit synchrone avec Flips Flops, sans entr e)1. S parer les Flips Flops et la logique combinatoire de tudier la logique de stimulation et obtenir une quation bool enne pour chacune des entr esdes Flips Assumer qu au d but, le circuit est dans un tat z ro, donc, mettre "0" dans les quationsbool Obtenir les nouvelles valeurs de sortie et les mettre dans les quations pour d terminer l Reprendre l tape 4 jusqu ce que tous les tats suivants soient d termin s. Indiquer les tatsdans des tables de Karnaugh, diagramme en tapes de design (circuit synchrone avec Flips Flops, sans entr e)1.

6 Exprimer chaque nombre de la s quence en binaire. Chaque nombre correspondra un D terminer une m thode pour assigner les tats M aux sorties des Flips tablir la table tat-Pr sent tat Choisir le type de Flip Flop : T, JK, D (D par d faut).5. tablir les relations entre les Employer les tats pr sents comme entr es dans les tables de v rit .7. Assigner l tat de retour aux tats inemploy Trouver les quations partir des tables de v rit du point Monter les sorties comme combinaison des sorties des Flips R aliser la logique combinatoire de stimulation partir des tapes de design (registres d calage cyclique cyclic shift register)1.

7 Tablir la liste successive des tats dans la table TAT PR SENT TAT SUIVANT(Present State Nest State).2. Ajouter le(s) cas d initialisation pour le d marrage automatique ( 000 000).3. Synth tiser l Entr e s rie (Serialln) comme la somme des mintermes pour lesquels Serialln =1 dans la liste successive des tats. 100 Table State Changes for Three Flip-Flops (Extrait de "Digital Design from Zero to One" )JK Flip-FlopQN + 1QN 1D Flip-FlopDToggle Flip-FlopENABLEJKJK010 000000X100 111111X011 00111X1001 11010X0 Exemple 1 : (sera fait en classe)Tir de "Digital Design", J. , 1ere dition, ,Fig. 101 Exemple 2 : (sera fait en classe) Design de COMPTEURS SYNCHRONES - Maintenant : tant donn la s quence quel est le design ?

8 - consid rer : minimisation/optimisation des tats choix du Flip Flop (habituellement "D") assignation des noms des variables viter les tats non d sir s "lock out" Auto-correcteurConsid rations pratiques1. S il y a M tats au moins N Flip Flop, MN 22. Parfois pratique d avoir + d tat que le Cas extr me : 1 FF/ tat4. Pr voir un tat retour ou "ground state" : point de retour pour tous les tats inemploy tats inemploy s = "X" dans le design des tables, pas s r qu on pourra revenir en cas ded faillance (attention !).Exemple : Faire le design d un compteur que r p te la s quence 0, 3, 6, 9, 12, le code binaire pour le codage des FF D, employer les sorties des FFcomme sp cifications ne donnent pas beaucoup de choix au de "Digital Design", J.

9 , 1ere dition, ,Fig. 102 tape 1 et 2 : La sortie des Flips Flops est d termin e par les sp cifications.#Q3Q2Q1Q00000030011601109100 1121100 tape 3 : tat pr sent tat suivantQ3Q2Q1Q0Q3Q2Q1Q0D3D2D1D0 0000000110011 3001101100110601101001100191001110011001 2110000000000 tape 4 : On emploie FF D (Avantage des FF-D, le design est plus ais ). tape 5 : Relation entre les tats : facile avec 0011 DDDD0000 QQQQ01230123==etL tat futur sera 0011 QQQQ0123= tape 6 : Obtenu de la table de l tape 3 : 103 tape 7 :Il est sage de laisser des z ros dans les tables de Karnaugh (T-K) pr c dentes pouravoir un tat de retour connu "ground state". tape 8 : On obtient les += tape 9 : Les sorties sont directement les sorties des COMPTEURS codage positionnel- Ce sont des COMPTEURS dont la sortie s incr mente ou d cr mente chaque coup d tat des Flips Flops directement la sortie du +=012301232 QQQQQQQQD+=012301233 QQQQQQQQD+=On a choisi unerepr sentation genrePAL ici.

10 Compteur d cade d cr mental avec FF-D ToggleCe sont des COMPTEURS de type 9---0---9---0---9 : 10 tats compteur d Compte sup rieur en employant le "Ripple Carry output" (RCO)- On peut r aliser des COMPTEURS 8, 12, 16 bits avec la m thode pr c dente, mais le co t est lev cause de la logique d excitation combinatoire approche pas int Approche plus int ressante : cascade de circuits de compteur MSI (Medium ScaleIntegration). Exemple : CB4 CLED de : compteur 4 bits up/down avec external load, 2 Enable. Permet de r aliser encascadant N unit s, des COMPTEURS 4 N Le Rco peut tre employ pour cr er un bit suppl mentaire en l envoyant un "toggleenable" d un FF :- Que faire pour cascader des COMPTEURS 4 bits ?