Circuitos Seqüenciais Latches e Flip-Flops

1 UNIVASF Eletr nica Digital I Circuitos Seq enciais Latches e Flip-Flops Material do professor Rodrigo Ramos (UNIVASF) Circuitos Seq enciais Circuitos Digitais Combinat rio: As sa das, em qualquer instante, das entradas. dependem somente Seq encial: Possui uma realimenta o da sa da para a entrada (estado interno) A sa da depende da entrada e do estado interno. Estes dispositivos possuem mem ria. circuito Seq encial Entrada Sa da Entrada Sa da Estado interno 2 circuito Combinat rio circuito Combinat rio flip -Flop (FF) Tamb m chamado de latch ou multivibrador biest vel por possuir dois - - - estados est veis 0 e 1. Elementos b sicos de contadores e registradores. Denomina o latch mais usada para Circuitos simplificados. Termo flip -flop usado para Latches com rel gio e circuito mais complexo. Tem a fun o de armazenar n veis l gicos temporariamente, funcionando como uma mem ria. implementado a partir de portas l gicas, atrav s de conex es de realimenta o.

2 Existem diversas combina es de conex es e portas l gicas, levando a diferentes tipos de FFs. 3 flip -Flop (FF) Representa o b sica do flip -Flop - - - - - Duas sa das opostas denominadas Q e Q'. Q sa da normal ; Q' sa da invertida (n vel l gico oposto a Q) Estado ALTO = SET (setar o FF) Estado BAIXO = RESET ou CLEAR (ressetar ou limpar o FF) Pode haver uma ou mais entradas para comutar estados 4 Latch SR com portas NAND circuito de armazenamento mais simples, em que as portas s o conectadas de modo cruzado. Q e Q' s o as sa das do latch. Entrada Entrada Sempre SET seta o latch (Q = 1 e Q' = 0). RESET resseta (limpa) o latch (Q = 0 e Q' = 1). que se deseja mudar as sa das, deve-ser colocar uma das entradas em n vel BAIXO (entradas ativas quando BAIXO). Conhecido como latch est tico. Entradas SET = 1 e RESET = 1 deixam o latch no estado de bit) repouso (sa das n o mudam latch inalterado, 'lembra' o 5 Latch SR com portas NAND Setando o latch Quando SET pulsada em n vel BAIXO, sa da Q = 1.

3 Se Q = 1, antes do pulso, seu estado n o muda. 6 Latch SR com portas NAND Ressetando o latch Quando RESET pulsada em n vel BAIXO, sa da Q = 0. Se Q = 0, antes do pulso, seu estado n o muda. 7 Latch SR com portas NAND Setando e Ressetando o latch simultaneamente Quando SET e RESET s o pulsadas em n vel BAIXO ao mesmo tempo, temos Q = 1 e Q' = 1. Inconsist ncia, uma vez que as sa das s o complementares. Al m disso, como a simultaneidade absoluta n o poss vel, a estado por ltimo: Q = 0 (latch sa da vai ser dada pela entrada que mudar de Se RESET = 0 antes de SET, sa da seria ressetado). Caso SET = 0 antes de RESET, sa da seria Q = 1 (latch setado) Portanto, esta condi o (RESET = SET = 0) n o usada. 8 Latch SR com portas NAND Resumo das opera es As sa das R e S s o S 1 1 0 0 ativas em R 1 0 1 0 n vel 0. Qn+1 Q n 0 1 N o usada 9 Latch SR com portas NAND Representa o alternativa Entradas s o ativas em n vel BAIXO Costuma-se usar a representa o alternativa para NAND 10 Latch SR com portas NAND Exemplo: As formas de onda abaixo s o aplicadas na da entrada sa da de Q, um latch SR.

4 Determine a = forma de onda considerando inicialmente Q 0. 11 Latch SR com portas NOR circuito equivalente ao anterior, usando portas NOR. Sa das agora est o em posi es trocadas. Entradas ativas n vel ALTO. S 0 0 1 1 R 0 1 0 1 Qn+1 Q n 0 1 N o usada 12 Latch SR com portas NOR Exemplo: Os sinais S e R s o aplicados nas entradas de um latch constitu do por portas NOR. Determine o sinal de sa da, considerando inicialmente Q = 0. 13 Latch SR Aplica o: Chave sem Trepida o Na chave mec nica h trepida o de contato (contact bounce). Se a chave sai da 1 para 2, R = 1 e S = 0 Qout = 1. Se o contato desfeito, R = 1 e S = 1 Qout = 1 14 Estado do latch quando energizado N o poss vel prever estado inicial da sa da. Depende de fatores como atraso de propaga o, capacit ncias parasitas e carga externa. Para garantir uma opera o adequada, o latch deve ser colocado em um estado desejado Se Se setado (Q ressetado = 1), ativa-se SET momentaneamente.

5 (Q = 0), ativa RESET momentaneamente. 15 Latch SR Controlado Latch comandado por entrada ENABLE (latch din mico) Em muitos casos, conveniente ligar ou isolar o latch de um circuito . Um sinal externo de habilita o determina o instante de atualiza o das sa das Q e Q'. Se ENABLE = 0, Q e Q permanecem inalterados (S = 1 e R = 1). Se ENABLE = 1, o latch funciona normalmente, com entradas ativas em 1. 16 Latch SR Controlado Aplica o Linha de dados que mudam com o tempo (ex. Barramento). Em um dado instante, deseja-se capturar um bit. Para isto, habilita-se o latch e Q seguir a entrada D. Para manter o dado salvo, desabilita-se o latch. Chamado de latch tipo D (transparente). Altera o dos n veis de sa da ocorre na transi o do sinal C (ENABLE) de 0 para 1. 17 Sinais de Clock e Latches Portas l gicas introduzem atrasos de propaga o nos sinais, o que pode levar a n veis n o desejados chamados perigos (harzards), principalmente em Circuitos com mem ria.

6 Um meio de minimizar estes problemas trabalhar com sinais s ncronos (sistemas digitais s ncronos). Mudan as de estado s o determinados por um sinal denominado rel gio (clock). O clock geralmente um trem de pulsos retangulares (ideal), distribu dos por todos os Circuitos . Sa das mudam de estado na transi o do sinal de clock (bordas). 18 Sinais de Clock e Latches A sincroniza o geralmente feita com Latches com clock, projetados para mudarem de estado em transi o do clock. A velocidade de opera o depende da freq ncia com que ocorrem os ciclos de clock. Um ciclo de clock medido de uma borda de decida at a pr xima borda. O O tempo de um ciclo chamado de per odo (T) segundos/ciclos inverso do per odo a freq ncia (f) ciclos/segundo (Hz) 19 Sinais de Clock e Latches Latch controlado por clock principais caracter sticas Latches com clock (rel gio) t m entrada CLK, CK ou CP.

7 Podem ter uma ou mais entradas de controle, que n o ter o efeito at que a habilita o pelo clock ocorra (entradas de controle s ncronas). As entradas de controle deixam o latch pronto para mudar de estado quando ocorrer a habilita o pelo clock. Se CLK = 0, Q e Q permanecem inalterados (S = 1 e R = 1); Se CLK = 1, o latch funciona normalmente, com entradas ativas em 1. 20 Sinais de Clock e Latches O pulso de clock sincroniza a atualiza o das sa das Q e Q . Clk 0 1 1 1 1 R X 0 0 1 1 S X 0 1 0 1 Q n+1 Q n Q n 1 0 Erro 21 R Q Clk S Q Sinais de Clock e Latches Limita o do latch como elemento armazenador Sistemas digitais s ncronos: Sinal comum de sincronismo para os elementos armazenadores Sa das de elementos armazenadores podem ser entradas para outros. Nestes casos, surge s ria dificuldade. 22 Sinais de Clock e Latches Limita o do latch como elemento armazenador Considere a figura abaixo: cascata de dois Latches com clock (registrador de deslocamento).

8 Por conta do atraso de propaga o ser menor que pulso de clock, apenas uma transi o de C altera o estado de ambos os Latches (Problema da corrida) Uma forma de contornar o problema fazer o pulso menor (estreito) No entanto, isto leva a dificuldades de ativa o do latch e de distribui o dos pulsos. 23 flip -Flop Mestre-Escravo Denomina-se flip -Flop um latch cujo problema da corrida seja resolvido ( Latches n o-transparentes). O FF mestre-escravo consiste de dois Latches individuais com portas de entrada de dados e de acoplamento. O clock aplicado nas portas de entrada complementar s portas de acoplamento. Quando o clock habilita as portas de entrada (desabilitando as portas de acoplamento), os dados s o registrados nos terminais S e R, Quando as portas de acoplamento s o habilitadas (desabilitando as de entrada), os dados s o transferidos para a sa da. 24 est e Escravo flip -Flop M r - 25 st e Escravo flip -Flop Me r - 1 Rel gio Problema resolvido da corrida 0 1 (registrador de deslocamento com FFs em cascata).

9 26 Q M 0 1 Q S 0 p t a t a s flip -Flop Mestre-Escravo Diagrama de tempo 27 flip -Flop Mestre-Escravo Problema da detec o de 1s. No instante t , Q = 1, ao contr rio 2 do que se esperava. Isto ocorre porque o clock permaneceu ativo. Solu o: FFs gatilhados pela borda. 28 flip -Flop SR Gatilhado pela Borda Mudan a no n vel de sa da s ocorre na borda de transi o do clock (resolve problema de detec o de 1's do mestre-escravo). Consideraremos a vers o simplificada. O circuito detector de borda produz um pulso estreito e positivo CLK*. As portas habilitadores de entrada direcionam o pulso para a entrada desejada. S S = = 1 0 e e R R = = 0, 1, pulso pulso CLK* CLK* invertido invertido pela pela porta porta 1 2 e e SET = 0 Q = 1 RESET = 0 Q = 0 29 flip -Flop SR Gatilhado pela Borda Exemplo de implementa o do detector de borda. Inversor produz atraso de alguns ns, de forma que a transi o em CLK' ocorra um pouco ap s a de CLK.

10 A porta AND produz spike quando ambos est o em n vel ALTO (BAIXO). Resulta em pulso estreito CLK* na borda de subida (descida) do sinal. Detector de borda positiva Detector de borda negativa A dura o dos pulsos normalmente de 2 a 5 ns. 30 Q s afetada por S e R neste per odo curto. flip -Flop SR Gatilhado pela Borda Tri ngulo na entrada de clock CLK usado para representar gatilhamento pela borda. Consideraremos, a partir de agora, que todos os FFs s o gatilhados pela borda, a menos que afirmado o contr rio. 31 32 flip -Flop SR Gatilhado pela Borda Exemplo: Para os sinais e R da figura, determinar sinal em Q (Qi=0). S o Observe que o FF n o afetado pelas bordas de subida do clock. Os sinais S e R s t m efeito na ocorr ncia da borda de subida (s o chamadas de entrada de controle s ncrona). flip -Flop SR Gatilhado pela Borda Exemplo: O que acontece na sa da Q nos instantes b, f e h, se as formas de onda forem aplicadas a um FF gatilhado pela borda de descida?