Flip-flop e loro applicazioni - Roberto Roncella …

1 Flip-flop e loro applicazioni Reti sequenziali elementari (6). L'elemento bistabile Latch o Flip-flop trasparenti Temporizzazione dei Flip-flop trasparenti Architettura master-slave Flip-flop non trasparenti o edge-triggered Registri, riconoscitori di sequenza Contatori Reti sequenziali L'uscita non dipende soltanto dagli ingressi nell'istante corrispondente, ma anche dalla sequenza dei valori precedenti Alcuni nodi della rete possono assumenre valore diversi a parit di ingresso Due tipologie Asincrone Un cambiamento in un qualsiasi ingresso determina la valutazione di un nuovo stato della rete e delle uscite Sincrone Il calcolo di un nuovo stato viene attivato soltanto dalla commutazione di una particolare linea di ingresso (clock)

2 2. L'elemento bistabile La chiave per realizzare reti sequenziali un circuito con pi stati stabili A parit di ingressi Avendo un circuito con 2 stati stabili, si possono ottenere 2n stati usando n repliche del circuito 3. Il latch SR. S Q. R Q. 4. Un esempio di applicazione La funzione antirimbalzo 5. Il latch S R. S Q. R Q. 6. Il latch SR con abilitazione E. S Q. E. R Q. 7. Il latch D. E. D Q. E. Q. 8. Temporizzazione dei latch (1). 9. Temporizzazione dei latch (2). 10. Durata minima dell'impulso 11. Tempo di impostazione (setup) e mantenimento (hold). 12. Metastabilit . E. 13. Reti trasparenti e non I latch sono reti sequenziali sincrone che si definiscono trasparenti in quanto l'effetto degli ingressi generalmente si riflette sull'uscita immediatamente Non consigliabile riportare l'uscita su uno degli ingressi Si rischia di innescare una situazione oscillatoria, se la commutazione modifica l'uscita Per questo servono reti non trasparenti in cui l'aggiornamento delle uscite avviene in un momento successivo alla lettura degli ingressi Architettura master-slave Reti edge-triggered 14.

3 Architettura master-slave MASTER SLAVE. Din D Q D Q Qext En En CkM CkS. 15. Clock non sovrapposto . Il clock master e il clock slave non devono mai essere attivi (alti, 1). contemporaneamente . Non possono essere ottenuti con un inverter CkM CkS. CkM. CkS. no no 16. Tabella di verit . Ck D Q. 0 X Q. 1 X Q Din D Q D Q Qext X Q. 0 0 En En 1 1. CkM CkS. Ck Generazione clock 17. Tempi di rispetto Per evitare errori in fase di memorizzazione necessario che il dato sia stabile un po' prima e un po' dopo la commutazione del clock Abilitato Abilitato Abilitato Ck SLAVE MASTER SLAVE. D. Q. t T setup T hold T propagation 18. Clock a due fasi non sovrapposte Tecnica di generazione a soglia.

4 Ck SH. SL. CkM. CkS. 19. Sequenza di funzionamento Master accoppiato Master disaccoppiato agli Ingressi dagli Ingressi Slave disaccoppiato dal Master Slave accoppiato Ck al Master Abilitato Abilitato Abilitato t SLAVE MASTER SLAVE. 20. Clock a due fasi Un altro modo di generare il clock a due fasi non sovrapposte . Ck 1. /Ck 2. 21. Forme d'onda Ck /Ck 1. 2. t T. 22. Il Flip-flop JK. S Q S Q. J. K. R E Q RE Q. CKM CKS. 23. Problema: impulso in ingresso Errore: doveva conservare! 24. Flip-flop sensibili al fronte 25. Timing del Flip-flop D. 26. Ingressi asincroni 27. I Flip-flop non trasparenti Tipi di Flip-flop non trasparenti Flip-flop D. L'uscita assume il valore di D. Flip-flop D con abilitazione o DE.

5 Con E = 0 l'uscita si conserva Con E = 1 l'uscita assume il valore di D. Flip-flop JK. Con J = 0 e K = 0 l'uscita si conserva Con J = 0 e K = 1 l'uscita vale 0 (reset). Con J = 1 e K = 0 l'uscita vale 1 (set). Con J = 1 e K = 1 l'uscita si complementa Flip-flop T. Con T = 0 l'uscita si mantiene Con T = 1 l'uscita si complementa 28. Equazioni caratteristiche Modo alternativo di esprimere il funzionamento di Flip-flop non trasparenti Flip-flop D. Q' = D. Flip-flop DE. Q' = QE + DE. Flip-flop JK. Q' = JK + QJ K + QJK = JQ + KQ. Flip-flop T. Q' = TQ + TQ = T Q. 29. Da un tipo di Flip-flop all'altro Ogni Flip-flop pu essere usato per realizzare le funzioni svolte dagli altri tipi Con l'aggiunta eventuale di una rete logica Per dimostrare questa affermazione 1) usiamo il Flip-flop D per realizzare tutti gli altri tipi 2) usiamo DE, JK e T per realizzare il D.

6 Osservazione Il procedimento proposto ha significato concettuale, le realizzazione ottenute non sono ottime Ogni tipo di Flip-flop risulta pi adatto a particolari tipi di applicazione 30. Da Flip-flop D a DE, JK, T. CK. 0 CK. D Q CK. D 1. Q. E 00 CK. 0 01 D Q. 10. CK 1 11. Q. 0 CK. D Q J K. 1. Q. T. 31. Da Flip-flop DE, JK, T a D. CK. CK. D D Q CK. 1 E Q. CK. D J Q. CK. K Q. CK. T Q. D. Q. 32. I registri Array di FF, in grado di memorizzare pi bit di informazione Si caratterizzano per il modo con cui avviene la memorizzazione e la lettura dei dati Parallelo o seriale nel tempo Possono eseguire manipolazione dei bit Scorrimenti (shift) destri o sinistri dei bit Pi funzionalit possono essere incorporate in un unico dispositivo Registro universale, universale usato anche all'interno dei microcontrollori 33.

7 Registro parallelo Parallel In - Parallel Out (PIPO). In3 In2 In1 In0. D Q D Q D Q D Q. Ck Ck Ck Ck Ck Q3 Q2 Q1 Q0. 34. Registro a scorrimento (1). (shift register). Serial In - Serial Out (SISO). In D Q D Q D Q D Q Out Ck Ck Ck Ck Ck Ck In Out 0 1 2 3 4 t 35. Registro a scorrimento (2). (shift register). Serial In - Parallel Out (SIPO). In D Q D Q D Q D Q Out Ck Ck Ck Ck Ck Q3 Q2 Q1 Q0. 36. Registro a scorrimento (3). (shift register). Parallel In - Serial Out (PISO). In2 In1 In0. 1 1 1. D Q D Q D Q. SI 0 0 0 SO. Ck Ck Ck Load Ck 37. Registro universale In2 In1 In0. SOL SIL. 00 00 00. SIR D Q D Q D Q. 11 11 11 SOR. Ck Ck Ck C0. C1. Ck Q2 Q1 Q0. C1 C0 Effetto 0 0 Conserva 0 1 Ingresso parallelo 1 0 Shift destro 1 1 Shift sinistro 38.

8 Riconoscitori di sequenza Macchine sequenziali con un uscita che si attiva quando l'ingresso presenta in sequenza una serie preordinata di valori Esempio di sequenza: 01101. Riconoscimento di sequenze interallacciate I bit di una sequenza riconosciuta possono essere considerati parte di una nuova sequenza Nell'esempio, lo ..01 finale pu essere considerato nuovamente Sequenze non interallacciate Una volta riconosciuti, i bit non si usano pi . Esempio di funzionamento In: .. Out_I: .. Out_NI:.. 39. Riconoscitori con shift (1). CK CK CK CK CK. CK 1 CK 0 CK 1 CK 1 CK 0. IN D Q D Q D Q D Q D Q. Q Q Q Q Q. Riconoscitore interallacciato (01101). R. 40. Riconoscitori con shift (2).

9 CK CK CK CK CK. CK 1 CK 0 CK 1 CK 1 CK 0. IN D Q D Q D Q D Q D Q. Q Q Q Q Q. 10110 1. Riconoscitore non x1011 0. interallacciato xx101 0. (01101) xxx10 ? R. xxxx1 0. 41. Contatori Macchine sequenziali Sincrone o asincrone Interfaccia Hanno in ingresso un'onda quadra Generano una sequenza di valori predefiniti Ogni valore ricavato dal precedente Sommando o sottraendo un valore costante Alla fine del conteggio possono comportarsi diversamente Ripartire da 0. Modulo n Restare al valore massimo raggiunto (saturazione). Possono avere diversi ingressi per funzioni opzionali Azzeramento (Reset). Abilitazione (Enable). Caricamento parallelo (Count/Load). Direzione del conteggio (Up/Down).

10 42. Divisori di frequenza Q3 Q2 Q1 Q0 CK. CK CK CK CK. Q Q Q Q. Rete T 1 T 1 T 1 T 1. asincrona Q Q Q Q. F E D C B. Q3. Q2. Q1. Q0. CK. T t Problema! 43. Contatori modulo n Macchine sequenziali che generano, ciclicamente e in ordine, valori tra 0 e n - 1. Al termine del conteggio ripartono da capo . Categoria particolare: contatori modulo 2m Richiedono m variabili di stato Possibili variabili di controllo Enable: 1 (abilita il conteggio); 0 (conserva). Reset: 1 (azzera); 0 (conta normalmente). Preset: 1 (tutti i bit accesi); 0 (conta normalmente). Up/Down: 1 (conteggio crescente); 0 (decrescente). Load: 1 (carica il valore); 0 (conta normalmente). 44. Contatore sincrono modulo 2n T i =E Q i 1 Q i 2.